נקודות זכות באוניברסיטה העברית: 4

תואר: בוגר

היחידה האקדמית שאחראית על הקורס: מדעי המחשב

סמסטר: סמסטר א'

שפת ההוראה: עברית

קמפוס: א. ספרא

מורה אחראי על הקורס (רכז): מר מקס נגרי

דוא"ל של המורה האחראי על הקורס: max.nigri@gmail.com

שעות קבלה של רכז הקורס: בתאום מראש

מורי הקורס:
מר מקס נגרי

תאור כללי של הקורס:
זרימת תכנון דיגיטלי מודרנית :
 היבטים של זרימה דיגיטלית המודרנית עיצוב,לASIC / Boarddesigner העתיד יהיו כיסויים . החל ממפרט עיצוב , מודלים עיצוב באמצעות רמות שונות abstruction , designsimulationובאגים , פיתוח testbench ב-HDL , timingissuesואיך לטפל בהםבשלב אדריכלות, designsynthesis -התהליך של ספריית totarget שפה ברמה גבוהה מיפוי , או ASIC או FPGA . ספריות עיצוב , עיצוב ofphysical נושאים יידונו ופירט , כמו גם אסי / O שלוהאתגר שלהם. ביאור withtiming סימולציה ברמת שער ( SDF ) . DFT , עיצובלandmethods ארכיטקטורות מבחן יהיה הוצג ונדון .
שפת HDL Verilog :
שפת Verilog תילמד עם דגש על Verilog 2001version ; כל המעבדותוהפגנת מעמד יינתנו inverilog . הנושא המפורש הבא יהיה מכוסה :fourlevels של הפשטה - אלגוריתמית , RTL , רמת שער, andswitch רמה, וכיצד לבחור טעם נכון לביצוע משימה מסוימת . סוגי נתונים Verilogומפעילים , ממשיכים מטלות vsprocedural מטלות . משימות ותפקידים , כאשר theconnection הרלוונטי בין סגנונות קודלתוצאת סינתזה תהיה bediscussed . הסקה סינתזה לעומת מופע מפורש. מבני hierarchicl ושימוש חוזרבמודול timingenvironment שונה. בדיקות עיתוי , משימות מערכת לשלוט thesimulator , משימות מערכת עבור משימות ניתוח includingstochastic פיתוח ספסל בדיקה.
קונספט עיצובים ואלמנטים :
מושגים כמו עיצוב , מחיצות תוכנת חומרה, schedulingand מיקרו תזמון, נתיב נתונים , נתיב בקרה, מיקרו codesolutions לעומת היגיון אקראי. צינורות כגישה לincreasethroughputוסכנות הכרוכות בה . חיבורים מקבילים לעומת סדרתי, פורסם לעומת שאינו פורסם , קוטע לעומת polling.RAM , ROM , וזמן תגובת הגישה שלהם. FIFOs - vsasynchronous סינכרוני. רשת שעוניםומתאפסים והפצה , כפל forclock PLLוהסטת שלב. סנכרון של clockdomains עבור אותות סקלרווקטור. נתיבי טיימינג , Fanout holdfanin ההתקנה.
לימוד בכיתהומעבדת מקרה :
כיתהומעבדת הפגנות :עיצובים העיקריים : עיצוב מקודד aJPEGשמקודד תמונות בפועל. עיצובאפעה Floatingpoint / substractor , אלמנטים עיצוביים של processingflow מנות

מטרות הקורס:
כישורים בתחום עיצוב שבבי סיליקון ואימות. מביא את התלמיד לרמה שעומדת בדרישות לתפקיד NCG בתעשיית תכנון השבבים.

תוצרי למידה :
בסיומו של קורס זה, סטודנטים יהיו מסוגלים:
NA

דרישות נוכחות (%):
90

שיטת ההוראה בקורס: הרצאה פרונטלית במעבדת מחשבים.

רשימת נושאים / תכנית הלימודים בקורס:
זרימת תכנון דיגיטלי מודרנית

שפת Verilog HDL

קונספט עיצובים ואלמנטים

לימוד בכיתה ולימוד מקרים.

חומר חובה לקריאה:
מצגת קורס.
קריאה לפני השיעורים של קודי מקור המשמשים למעבדת פגישה.

חומר לקריאה נוספת:
http://www.amazon.com/Verilog-HDL-Primer-Third/dp/0965039161/ref&eq;sr_1_1?s&eq;books&ie&eq;UTF8&qid&eq;1322560444&sr&eq;1-1
http://www.amazon.com/Digital-System-Design-SystemVerilog-Zwolinski/dp/0137045794/ref&eq;sr_1_97?s&eq;books&ie&eq;UTF8&qid&eq;1322559155&sr&eq;1-97
http://www.amazon.com/Digital-Logic-Design-Fourth-Holdsworth/dp/0750645822/ref&eq;sr_1_51?s&eq;books&ie&eq;UTF8&qid&eq;1322558390&sr&eq;1-51
http://www.amazon.com/FPGAs-Instant-Access-Clive-Maxfield/dp/0750689749/ref&eq;pd_sim_b_27

הערכת הקורס - הרכב הציון הסופי :
מבחן מסכם בכתב/בחינה בעל פה 0 %
הרצאה0 %
השתתפות 20 %
הגשת עבודה 0 %
הגשת תרגילים 0 %
הגשת דו"חות 0 %
פרויקט מחקר 80 %
בחנים 0 %
אחר 0 %

מידע נוסף / הערות:
NA